VHDL复习资料 3页

填空题：1、一般将一个完整的VHDL程序称为设计实体2、VHDL设计实体的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。3、（实体）和（结构体）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。4、根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（事先声明）。5、在VHDL中最常用的库是（IEEE）标准库，最常用的数据包是（STD_LOGIC_1164）数据包。6、VHDL的实体由（实体声明）部分和（结构体）组成。7、VHDL的实体声明部分指定了设计单元的（输入出端口）或（引脚），它是设计实体对外的一个通信界面，是外界可以看到的部分。8、VHDL的结构体用来描述实体的（逻辑结构）和（逻辑功能），它由VHDL语句构成，是外界看不到的部分。9、在VHDL的端口声明语句中，端口方向包括（输入）、（输出）、（双向）和（缓冲）。10、VHDL的标识符名必须以（字母开头），后跟若干字母、数字或单个下划线构成，但最后不能为（下划线）11、VHDL的数据对象包括（常量）、（变量）和（信号），它们是用来存放各种类型数据的容器。12、为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（<=）13、VHDL的数据类型包括（标量类型）、（复合类型）、（存储类型）和（文件类型）。14、在VHDL中，标准逻辑位数据有（九）种逻辑值。15、VHDL的操作符包括（逻辑）、（算术）、（关系）和（并置）四类。4、VHDL常用的库是（A）标准库。A、IEEE；B、STD；C、WORK；D、PACKAGE\n5、VHDL的实体声明部分用来指定设计单元的（D）A、输入端口；B、输出端口；C、引脚；D、以上均可6、一个设计实体可以拥有一个或多个（CD）A、设计实体；B、结构体；C、输入；D、输出7、在VHDL的端口声明语句中，用（A）声明端口为输入方向。A、IN；B、OUT；C、INOUT；D、BUFFER8、在VHDL的端口声明语句中，用（B）声明端口为输出方向。A、IN；B、OUT；C、INOUT；D、BUFFER9、在VHDL的端口声明语句中，用（C）声明端口为双向方向。A、IN；B、OUT；C、INOUT；D、BUFFER10、在VHDL的端口声明语句中，用（D）声明端口为具有读功能的输出方向。A、IN；B、OUT；C、INOUT；D、BUFFER12、在VHDL中，45_234_278属于（A）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量13、在VHDL中，88_670．551_278属于（C）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量14、在VHDL中，16#FE#属于（B）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量15、在VHDL中，100m属于（D）文字。A、整数；B、以数制基数表示的；C、实数；D、物理量16、在VHDL中，可以用（B）表示数据或地址总线的名称。A、下标名；B、段名；C、总线名；D、字符串\n17、在下列标识符中，（C）是VHDL合法的标识符。A、4h_adde；B、h_adde_；C、h_adder；D、_h_adde18、在下列标识符中，（A）是VHDL错误的标识符。A、4h_adde；B、h_adde4；C、h_adder_4；D、h_adde19、在VHDL中，（D）不能将信息带出对它定义的当前设计单元。A、信号；B、常量；C、数据；D、变量20、在VHDL中，（D）的数据传输是立即发生的，不存在任何延时的行为。A、信号；B、常量；C、数据；D、变量21、在VHDL中，（A）的数据传输是不是立即发生的，目标信号的赋值需要一定的延时时间。A、信号；B、常量；C、数据；D、变量22、在VHDL中，为目标变量赋值的符号是（C）。A、=：；B、=；C、:=；D、<=23、在VHDL中，为目标信号赋值的符号是（D）。A、=：；B、=；C、:=；D、<=24、在VHDL中，定义信号名时，可以用（C）符号为信号赋初值。A、=：；B、=；C、:=；D、<=25、在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用（B）表示的。A、小写字母；B、大写字母；C、大或小写字母；D、全部是数字